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混合信号和功率集成封装解决方案

时间：2010-5-28 23:46作者：乏味阅读(1532) 评论: 0

导读：先进的的多芯片封装技术继续被用于解决如何把产品与多种混合硅工艺要求结合在一起，并最大限度地减低产品成本的问题。

作者：James Gillberg, 飞兆半导体公司　来源: 半导体国际

在晶体管还没问世之时，业界就致力于不断推动在单个产品中集成越来越多的功能。在同一个封装或同样的芯片面积上集成更多的功能固然具有显著的成本优势，而把更多器件集成单个产品中也会带来性能方面的优势。在实现高速功能时，每个信号必须从一个集成电路连接到另一个集成电路，这大大增加了每个引脚和PCB板布线的输入/输出电容，并因此会降低系统的速度，于是需要更大的线路驱动器，最终导致成本和线路板面积的增大。

在集成电路领域，对更高集成度的不懈需求大部分已通过不断改进器件制造中的光刻工艺得到实现。光刻设备已从通过投影印刷和高精度步进式光刻机进行的接触印刷(contact printing) 使分辨率达到0.1 mil，演进为利用电子束技术直接写入晶圆，以实现我们现在经常谈论的纳米级光刻分辨率。这种趋势已遵循摩尔定律发展很长一段时间，使得单片硅芯片集成产品的日益复杂化，并推动微处理器、硅存储器和ASIC的不断进步。随着工艺复杂性已先进到能够定义这些极小的特征尺寸，现在的基本横向CMOS晶体管大概已经符合发明人的设计初衷。对技术持续进步和高集成度的这种追求，甚至在半导体出现之前就作为主要推动力存在了。图1强调了技术上推动更加复杂系统的持续演进过程。

图1. Kurzweil对摩尔定律的推论。

对于尺寸更小、成本更低、性能更高的功率器件，其实也存在着类似的推动力量。而随着光刻技术的不断提高，功率器件的RDS(ON) (导通阻抗)通过利用更复杂的新结构，得以不断改进性能。目前开发的功率MOS器件已没有沿用多年来的传统平面拓扑，而代之的是以更复杂的沟槽或电荷平衡技术。相比过去的平面技术，这两种新技术增加了工艺复杂性，但也大大降低了MOSFET的特征导通阻抗，

图2. 平面垂直DMOS、垂直沟槽和电荷平衡功率MOSFET实例。

这些新的功率结构推动了MOSFET单位面积特征导通阻抗的不断降低。图3所示为典型50V MOSFET的导通阻抗的一般曲线，虽然是关乎功率器件，但是其形状仍然符合摩尔定律。

图3. RDS(ON)与时间的关系。

由于系统复杂性的日渐增加，很自然需要把更高性能的混合信号IC功能与更大功率的半导体开关结合在一起。然而，在设计人员面对整合高性能混合信号控制功能与大功率处理能力所带来的工艺复杂性时，很快便会想到其实应该有一个比把所有东西都集成到一个更大更复杂的单芯片中的做法更好的方案。对于高性能垂直DMOS或其它功率结构，除了工艺复杂性之外，它还有一个主要缺点，即芯片背面是功率器件的漏极(或集电极)，电流会垂直流经芯片。相反，大部分混合信号IC 采用P衬底材料，这时晶圆背面相当于系统接地。让芯片的背面作为功率器件的输出，可能会导致过压、欠压瞬态条件处理方面的问题，最终也许造成意料不到的后果。

由于在整合先进功率结构的工艺复杂性与高性能混合信号设计时存在上述种种问题，这时采用先进的封装技术往往可以获得最好的结果。

下面以一个复杂的大功率汽车螺线管驱动器为例。这里采用了两种不同的方案。一种是在单片芯片中集成大功率开关和高性能控制模块，第二种方案是采用先进的封装和隔离技术，以降低生产成本。为了比较这两种方案，我们对每个产品的硅成本做了一系列一般性假设。

图4. 智能功率模块的替代方案。

假设：(下列假设供分析所用，且为一般性成本和掩膜数量)

垂直 DMOS 6 英寸晶圆 9个掩膜层，每层 30美元

高压BCD DLM 工艺 – 24 个掩膜层，每层 30美元

图左的集成式解决方案的归一化面积为1个单位面积：对照单片电路解决方案，功率FET和控制芯片(图右)的面积各为约0.3个单位。于是，相比集成式解决方案，使用两块芯片的方案可使总芯片面积减小40%。

为了获得一个合理的成本比较，现在你必须考虑到这三个器件的面积差异和掩膜复杂性。利用上面的晶圆成本假设，集成式解决方案将产生大约1美元的成本，而“分立式”两芯片解决方案产生的总成本只有0.40美元。因此，在本例中，通过选择一个功率和控制功能分离开来的架构，可节省60%的硅成本。虽然后者在封装时会因额外芯片的组装而增加一些成本，但对本例来说，“分立式”解决方案的硅芯片和封装的成本加起来也比集成式方案的小得多。

在这个例子中，器件的功率部分一定是整个芯片的主要部分，而集成式解决方案的功率部分占整个芯片面积的约50%。这样，可望通过分离来大幅度降低成本。此外，功率部分所需的硅面积必须够大，使省下来的硅成本足以抵消增加的组装成本。故对于阻抗较高的功率器件，比如导通阻抗在100毫欧以上，单片电路解决方案一般成本最低；而对于需要导通阻抗在50毫欧以下的MOSFET的功率系统，“分区式”结构的成本往往更低。不过，这种权衡必须被不断评估，因为新技术的出现，可能会改变上面所用的成本和面积假设。

在单个封装中整合功率和控制功能时必须克服的一个主要问题是，功率器件的背面通常是功率开关的漏极或集电极，所以控制芯片必须与功率芯片的粘结区域电气隔离。由于功率芯片一般是垂直传导器件，通常使用具有良好的低阻抗高温性能的芯片焊接工艺。有几种方法可实现功率器件和控制器件之间所需的电气隔离。

1) 各芯片粘结区域分离

2) 控制芯片使用非导电环氧树脂

3) 控制芯片使用聚酰亚胺胶带粘结

4) 控制芯片使用背面层压工艺

本例用到两种类型的隔离技术。封装中有三个分离的芯片粘结区域，如右边图4所示 (左、右和中心) 。这些芯片粘结区域或焊盘(paddle)，可能每一个都有不同的电势。在左边和右边的芯片粘结区域，功率器件焊接在焊盘上，而控制IC采用背面聚酰亚胺层压工艺，把芯片与功率器件与粘结其上的焊盘电气相隔离。

在成本、可靠性和可制造性方面，每种隔离技术都各有其优劣势。

有些封装器件，比如MLP 或 PQFN器件(类似于图4所示封装)，很容易容纳多个芯片粘结区域。但传统的功率器件封装，比如TO220 或TO252，由于接头引脚粗大，不容易划分为两个独立的电气区域。使用非导电环氧树脂芯片粘结是最容易实现的隔离解决方案之一，但这种方案已被证明很容易因环氧树脂芯片粘结中的引脚孔而引发可靠性问题。

目前聚酰亚胺胶带被广泛使用，但其芯片粘结面积必须大于被粘结芯片的面积，才能满足芯片与聚酰亚胺胶带的对准误差要求，这样一来，占位面积就大于前面提到的背面层压解决方案。至于背面层压解决方案，则是先在控制芯片晶圆的整个背面粘上一层膜，然后从晶圆上把芯片分割下来。在这种方法中，每块芯片的背面都粘结有一层聚酰亚胺膜，而且每块芯片都需要额外的面积来解决芯片粘结去掉时的对准变化问题。当控制芯片粘结在功率芯片上面时，这种方法特别有益，即使是较小的功率芯片也仍然能够满足叠片(die on die)组装要求。图5所示为背面层压技术及一块采用层压粘结的晶圆。

图5. 背面层压隔离。

图6. 不同的多芯片组装。

只要我们继续沿着这条必然的道路往更高的集成度和更加“系统级的”芯片方向发展，并开始把大功率能力集成到这些系统中，你就会时常发现你正在评估的产品实际上整合了好几个硅芯片。因此，先进的的多芯片封装技术继续被用于解决如何把产品与多种混合硅工艺要求结合在一起，并最大限度地减低产品成本的问题。

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